a–b 사이에 부하 RL = 15 Ω을 연결한다. 나머지 회로를 테브난 등가 회로로 바꾸고 부하 전류 IL을(를) 구하시오.
V1 = 18 VR1 = 8 ΩR2 = 2 ΩR3 = 10 ΩRL = 15 Ω
IL = A
10.테브난·노턴어려움
단자 a–b에서 본 테브난 전압 Vth을(를) 구하시오.
V1 = 36 VIs = 5 AR1 = 30 ΩR2 = 25 ΩR3 = 25 Ω
Vth = V
3용액
1.휘트스톤 브리지와 스트레인 게이지
답: Vab = 119 mV
휘트스톤 브리지: 두 개의 분압기가 하나의 전원 Vs를 공유합니다. 왼쪽 분압기 R1–R2는 Va = Vs·R2/(R1 + R2)를, 오른쪽 분압기 R3–R4는 Vb = Vs·R4/(R3 + R4)를 주며, 출력은 Vab = Va − Vb입니다. 브리지는 R1/R2 = R3/R4, 즉 R1·R4 = R2·R3일 때 평형(Vab = 0, 계기에 전류가 흐르지 않음)입니다. 출력 단자에서 보면 브리지는 Rth = R1∥R2 + R3∥R4인 테브난 전원입니다.
노드 전압
Va = 5·275/525 = 2.619 V
Vb = 2.5 V
배설량
Vab = 119 mV
답
Vab = 119 mV
선형 추정값 Vs·ΔR/(4R) = 125 mV는 5 % 높게 나옵니다. 1/4 브리지는 완전한 선형이 아닙니다.
2.휘트스톤 브리지와 스트레인 게이지
답: Vo = 3.15 mV
스트레인 게이지: 게이지는 변형률에 따라 저항이 변합니다: ΔR/R = GF·ε이며, 게이지율 GF는 금속 박막에서 약 2입니다. 모든 변이 R로 같은 브리지에서 능동 게이지 하나(1/4 브리지)는 Vo ≈ Vs·GF·ε/4를 줍니다. 서로 인접한 변에 반대 변형률을 받는 능동 게이지 둘(1/2 브리지)은 Vs·GF·ε/2를, 넷(풀 브리지)은 Vs·GF·ε를 줍니다. 응력은 훅의 법칙 σ = E·ε에서 구합니다. 로드셀은 감도를 mV/V로 표기합니다. 이는 여기 전압 1 V당 정격 하중에서의 출력입니다.
상대 저항 변화
ΔR/R = 2.1·500·10⁻⁶ = 0.00105
브리지 출력
Vo = Vs·GF·ε = 3·0.00105 = 3.15 mV
답
Vo = 3.15 mV
3.데이터 수집과 표본화
답: SQNR = 146.2 dB
ADC 분해능: N비트 변환기는 풀스케일 범위 VFSR을 0부터 2ᴺ − 1까지 2ᴺ개의 코드로 나눕니다. 한 스텝은 1 LSB = VFSR/2ᴺ로, 변환기가 나타낼 수 있는 가장 작은 변화입니다. 절사형 ADC는 코드 ⌊Vin/LSB⌋를 주고, 반올림형 ADC는 참값에서 ½ LSB 넘게 벗어나지 않으며 이것이 양자화 오차입니다. 비트가 하나 늘 때마다 LSB는 절반이 되고, 풀스케일 사인파에 대한 이상적인 신호 대 양자화 잡음비 SQNR = 6.02·N + 1.76 dB는 약 6 dB 높아집니다. 범위에서 분해능 r을 얻으려면 2ᴺ ≥ 범위/r을 만족하는 가장 작은 N을 고르세요.
이상적인 SQNR
SQNR = 6.02·24 + 1.76 = 146.2 dB
답
SQNR = 146.2 dB
4.데이터 수집과 표본화
답: e = 0.1603 %
UART: 비동기 직렬 링크는 각 바이트를 프레임으로 보냅니다. 시작 비트 1개(low), 데이터 비트, 선택적 패리티 비트, 정지 비트 1~2개(high)입니다. 보율은 초당 비트 수이므로 한 비트는 Tb = 1/baud 동안 지속되고, n비트 프레임은 n/baud 동안 지속됩니다. 흔히 쓰는 8N1 형식은 바이트당 10비트입니다. 보율 발생기는 클록을 나눕니다: baud = fclk/(16·D)이며 D는 정수이므로 실제 보율은 목표값과 조금 다릅니다. 오차가 약 2 % 미만이면 보통 허용됩니다.
분주비
D = 20·10⁶/(16·19200) = 65.1 → 65
실제 보율
20·10⁶/(16·65) = 19231 Bd
오차
(19231 − 19200)/19200·100 = 0.1603 %
답
e = 0.1603 %
오차가 약 2 % 미만이면 보통 허용됩니다.
5.연산 증폭기 회로
답: Vout = 0.6 V
이상 연산 증폭기 규칙: 부귀환이 있으면 연산 증폭기는 두 입력이 같은 전압(V₋ = V₊)이 되도록 출력을 조절하고, 어느 입력으로도 전류가 흘러 들어가지 않습니다. 이 두 사실로 반전 입력에서 KCL을 세우면 출력이 나옵니다.
입력 단자의 전압
R₃와 R₄에는 같은 전류가 흐르므로 전압 분배기를 이루며, 귀환이 V₋ = V₊가 되게 합니다.