휘트스톤 브리지: 두 개의 분압기가 하나의 전원 Vs를 공유합니다. 왼쪽 분압기 R1–R2는 Va = Vs·R2/(R1 + R2)를, 오른쪽 분압기 R3–R4는 Vb = Vs·R4/(R3 + R4)를 주며, 출력은 Vab = Va − Vb입니다. 브리지는 R1/R2 = R3/R4, 즉 R1·R4 = R2·R3일 때 평형(Vab = 0, 계기에 전류가 흐르지 않음)입니다. 출력 단자에서 보면 브리지는 Rth = R1∥R2 + R3∥R4인 테브난 전원입니다.
노드 전압
Va = 2.5 + 0.1415 = 2.642 V
분압식 풀기
R₂ = 300·2.642/(5 − 2.642) = 336 Ω
ΔR = 336 − 300 = 36 Ω
답
ΔR = 36 Ω
2.휘트스톤 브리지와 스트레인 게이지
답: Vo = 3 mV
스트레인 게이지: 게이지는 변형률에 따라 저항이 변합니다: ΔR/R = GF·ε이며, 게이지율 GF는 금속 박막에서 약 2입니다. 모든 변이 R로 같은 브리지에서 능동 게이지 하나(1/4 브리지)는 Vo ≈ Vs·GF·ε/4를 줍니다. 서로 인접한 변에 반대 변형률을 받는 능동 게이지 둘(1/2 브리지)은 Vs·GF·ε/2를, 넷(풀 브리지)은 Vs·GF·ε를 줍니다. 응력은 훅의 법칙 σ = E·ε에서 구합니다. 로드셀은 감도를 mV/V로 표기합니다. 이는 여기 전압 1 V당 정격 하중에서의 출력입니다.
풀 스케일 출력
1.5·10 = 15 mV
이 하중에서의 출력
Vo = 15·40/200 = 3 mV
답
Vo = 3 mV
3.데이터 수집과 표본화
답: fa = 350 Hz
표본화: ADC는 신호를 초당 fs번 측정합니다. 나이퀴스트-섀넌 정리에 따르면 주파수 f는 f < fs/2, 즉 나이퀴스트(접힘) 주파수보다 낮을 때만 올바르게 포착되므로, 표본화율은 신호 최고 주파수의 두 배를 넘어야 합니다. 더 높은 주파수는 사라지지 않고 fa = |f − k·fs|의 에일리어스로 나타나며, k는 결과가 0과 fs/2 사이가 되게 하는 정수입니다. 표본만으로는 둘을 구별할 수 없으므로 ADC 앞에서 아날로그 앤티에일리어싱 필터가 fs/2보다 높은 성분을 모두 제거해야 합니다.
나이퀴스트 주파수
fs/2 = 500 Hz < f = 650 Hz
표본화율의 가장 가까운 배수
k = round(650/1000) = 1
에일리어스 주파수
fa = |650 − 1·1000| = 350 Hz
답
fa = 350 Hz
그림의 점선 곡선이 에일리어스입니다. 정확히 같은 표본들을 지납니다.
4.데이터 수집과 표본화
답: ΔTLSB = 1.221 °C
ADC 분해능: N비트 변환기는 풀스케일 범위 VFSR을 0부터 2ᴺ − 1까지 2ᴺ개의 코드로 나눕니다. 한 스텝은 1 LSB = VFSR/2ᴺ로, 변환기가 나타낼 수 있는 가장 작은 변화입니다. 절사형 ADC는 코드 ⌊Vin/LSB⌋를 주고, 반올림형 ADC는 참값에서 ½ LSB 넘게 벗어나지 않으며 이것이 양자화 오차입니다. 비트가 하나 늘 때마다 LSB는 절반이 되고, 풀스케일 사인파에 대한 이상적인 신호 대 양자화 잡음비 SQNR = 6.02·N + 1.76 dB는 약 6 dB 높아집니다. 범위에서 분해능 r을 얻으려면 2ᴺ ≥ 범위/r을 만족하는 가장 작은 N을 고르세요.
스텝 크기
1 LSB = 5000/1024 = 4.883 mV
ADC에서의 감도
1·4 = 4 mV/°C
온도 분해능
ΔTLSB = 4.883/4 = 1.221 °C
답
ΔTLSB = 1.221 °C
ADC는 1250 °C에서 풀스케일에 도달합니다.
5.연산 증폭기 회로
답: Vin,max = 3.08 V
이상 연산 증폭기 규칙: 부귀환이 있으면 연산 증폭기는 두 입력이 같은 전압(V₋ = V₊)이 되도록 출력을 조절하고, 어느 입력으로도 전류가 흘러 들어가지 않습니다. 이 두 사실로 반전 입력에서 KCL을 세우면 출력이 나옵니다.
이득
|Av| = Rf/R1 = 100/22 = 4.545
잘리기 전의 최대 입력
Vin,max = Vsat/|Av| = 14/4.545 = 3.08 V
답
Vin,max = 3.08 V
6.연산 증폭기 회로
답: Vout = 9.353 V
이상 연산 증폭기 규칙: 부귀환이 있으면 연산 증폭기는 두 입력이 같은 전압(V₋ = V₊)이 되도록 출력을 조절하고, 어느 입력으로도 전류가 흘러 들어가지 않습니다. 이 두 사실로 반전 입력에서 KCL을 세우면 출력이 나옵니다.