90 kHz 사인파를 안티에일리어싱 필터 없이 50 kHz로 표본화합니다. 표본에서 어느 주파수 fa에 나타납니까? kHz 단위로 답하시오.
f = 90 kHzfs = 50 kHz
fa = kHz
4.데이터 수집과 표본화어려움
12비트 ADC가 모든 표본을 19200 baud, 8N1 형식(시작 비트, 데이터 비트 8개, 정지 비트 1개)의 UART로 계속 전송합니다. 각 표본은 2바이트로 전송되고 링크는 항상 사용 중입니다. 에일리어싱 없이 표본화할 수 있는 최고 신호 주파수 fmax을(를) Hz 단위로 구하시오.
baud = 19200 BdN = 128N1
fmax = Hz
5.연산 증폭기 회로보통
연산 증폭기는 이상적이며 ±15 V 전원으로 동작한다. 출력 전압 Vout을(를) 구하시오.
휘트스톤 브리지: 두 개의 분압기가 하나의 전원 Vs를 공유합니다. 왼쪽 분압기 R1–R2는 Va = Vs·R2/(R1 + R2)를, 오른쪽 분압기 R3–R4는 Vb = Vs·R4/(R3 + R4)를 주며, 출력은 Vab = Va − Vb입니다. 브리지는 R1/R2 = R3/R4, 즉 R1·R4 = R2·R3일 때 평형(Vab = 0, 계기에 전류가 흐르지 않음)입니다. 출력 단자에서 보면 브리지는 Rth = R1∥R2 + R3∥R4인 테브난 전원입니다.
노드 전압
Va = 1.5 + 0.02941 = 1.529 V
분압식 풀기
R₂ = 400·1.529/(3 − 1.529) = 416 Ω
ΔR = 416 − 400 = 16 Ω
답
ΔR = 16 Ω
2.휘트스톤 브리지와 스트레인 게이지
답: Vo = 6 mV
스트레인 게이지: 게이지는 변형률에 따라 저항이 변합니다: ΔR/R = GF·ε이며, 게이지율 GF는 금속 박막에서 약 2입니다. 모든 변이 R로 같은 브리지에서 능동 게이지 하나(1/4 브리지)는 Vo ≈ Vs·GF·ε/4를 줍니다. 서로 인접한 변에 반대 변형률을 받는 능동 게이지 둘(1/2 브리지)은 Vs·GF·ε/2를, 넷(풀 브리지)은 Vs·GF·ε를 줍니다. 응력은 훅의 법칙 σ = E·ε에서 구합니다. 로드셀은 감도를 mV/V로 표기합니다. 이는 여기 전압 1 V당 정격 하중에서의 출력입니다.
풀 스케일 출력
2·12 = 24 mV
이 하중에서의 출력
Vo = 24·12.5/50 = 6 mV
답
Vo = 6 mV
3.데이터 수집과 표본화
답: fa = 10 kHz
표본화: ADC는 신호를 초당 fs번 측정합니다. 나이퀴스트-섀넌 정리에 따르면 주파수 f는 f < fs/2, 즉 나이퀴스트(접힘) 주파수보다 낮을 때만 올바르게 포착되므로, 표본화율은 신호 최고 주파수의 두 배를 넘어야 합니다. 더 높은 주파수는 사라지지 않고 fa = |f − k·fs|의 에일리어스로 나타나며, k는 결과가 0과 fs/2 사이가 되게 하는 정수입니다. 표본만으로는 둘을 구별할 수 없으므로 ADC 앞에서 아날로그 앤티에일리어싱 필터가 fs/2보다 높은 성분을 모두 제거해야 합니다.
나이퀴스트 주파수
fs/2 = 25 kHz < f = 90 kHz
표본화율의 가장 가까운 배수
k = round(90/50) = 2
에일리어스 주파수
fa = |90 − 2·50| = 10 kHz
답
fa = 10 kHz
그림의 점선 곡선이 에일리어스입니다. 정확히 같은 표본들을 지납니다.
4.데이터 수집과 표본화
답: fmax = 480 Hz
UART: 비동기 직렬 링크는 각 바이트를 프레임으로 보냅니다. 시작 비트 1개(low), 데이터 비트, 선택적 패리티 비트, 정지 비트 1~2개(high)입니다. 보율은 초당 비트 수이므로 한 비트는 Tb = 1/baud 동안 지속되고, n비트 프레임은 n/baud 동안 지속됩니다. 흔히 쓰는 8N1 형식은 바이트당 10비트입니다. 보율 발생기는 클록을 나눕니다: baud = fclk/(16·D)이며 D는 정수이므로 실제 보율은 목표값과 조금 다릅니다. 오차가 약 2 % 미만이면 보통 허용됩니다.
선로상의 표본당 비트 수
2·10 = 20 bit
최고 표본화율
fs,max = 19200/20 = 960 Hz
나이퀴스트 한계
fmax = 960/2 = 480 Hz
답
fmax = 480 Hz
5.연산 증폭기 회로
답: Vout = 5.569 V
이상 연산 증폭기 규칙: 부귀환이 있으면 연산 증폭기는 두 입력이 같은 전압(V₋ = V₊)이 되도록 출력을 조절하고, 어느 입력으로도 전류가 흘러 들어가지 않습니다. 이 두 사실로 반전 입력에서 KCL을 세우면 출력이 나옵니다.