Formulários, as principais etapas dos métodos de cada tópico e 6 exercícios, com soluções completas no final.
Defina os bits para armazenar −45 em complemento de dois de 8 bits. Lido como um número sem sinal, qual é o valor U do padrão?
Defina os bits com o resultado de 8 bits de 1111 0001 OR 1110 0101. Qual é o valor R do resultado em decimal?
Um multiplexador 4-para-1 tem as entradas de seleção S₁ = A e S₀ = B, e as entradas de dados ligadas a I₀ = 0, I₁ = C, I₂ = 0, I₃ = 1. Para quantas das 8 combinações de A, B e C a saída vale F = 1? Encontre N.
Um flip-flop JK acionado na borda de subida começa com Q = 0 e recebe as entradas mostradas em 6 bordas de subida do clock. Quantas vezes N Q muda de estado?
Encontre a relação sinal-ruído de quantização ideal SQNR de um ADC de 6 bits para uma senoide de fundo de escala.
Um multiplexador de 16 canais alimenta um único ADC. Cada conversão leva 4 µs e, após cada troca de canal, a entrada precisa de 2,5 µs para se estabilizar. Os canais são varridos em sequência, sem pausa. Encontre a taxa de amostragem fs de cada canal, em kHz.
Resposta: U = 211
Definir bits: cada bit vale uma potência de dois (128, 64, …, 1). Um dígito hexadecimal são exatamente quatro bits, e em complemento de dois de 8 bits o bit mais à esquerda vale −128. As operações bit a bit atuam em cada posição de bit separadamente.
Resposta: R = 245
Definir bits: cada bit vale uma potência de dois (128, 64, …, 1). Um dígito hexadecimal são exatamente quatro bits, e em complemento de dois de 8 bits o bit mais à esquerda vale −128. As operações bit a bit atuam em cada posição de bit separadamente.
OR dá 1 onde pelo menos um bit é 1.
Resposta: N = 3
Multiplexador: um multiplexador 2ⁿ-para-1 leva uma de suas entradas de dados à saída; as linhas de seleção, lidas como um número binário, escolhem qual. Para um MUX 4-para-1 com seleções S₁S₀ = AB, F = A′B′·I₀ + A′B·I₁ + AB′·I₂ + AB·I₃. Ligar as entradas de dados a 0, 1, C ou C′ faz o MUX produzir qualquer função de A, B e C, o que é uma maneira comum de construir lógica com um único chip.
Resposta: N = 5
Flip-flops e contadores: um flip-flop muda apenas na borda ativa do clock. D copia a sua entrada (Q⁺ = D); T inverte quando T = 1; JK mantém para 00, zera para 01, seta para 10 e inverte para 11. Um contador binário de n bits tem 2ⁿ estados e conta módulo 2ⁿ; um contador módulo N conta 0, 1, …, N − 1 e volta a 0, e precisa de flip-flops em número igual ao menor n com 2ⁿ ≥ N. Cada estágio de um contador assíncrono (ripple) divide a frequência por dois, de modo que a última saída de um contador módulo N funciona a fclk/N. Um contador Johnson de n flip-flops tem 2n estados, um contador em anel n.
Um flip-flop JK: 00 mantém, 01 zera (Q = 0), 10 seta (Q = 1), 11 inverte.
Resposta: SQNR = 37,88 dB
Resolução do ADC: um conversor de N bits divide sua faixa de fundo de escala VFSR em 2ᴺ códigos, de 0 a 2ᴺ − 1. Um passo é 1 LSB = VFSR/2ᴺ: a menor variação que o conversor consegue mostrar. Um ADC com truncamento dá o código ⌊Vin/LSB⌋; um ADC com arredondamento nunca fica a mais de ½ LSB do valor verdadeiro, seu erro de quantização. Cada bit a mais reduz o LSB à metade e acrescenta cerca de 6 dB à relação sinal-ruído de quantização ideal SQNR = 6,02·N + 1,76 dB para uma senoide de fundo de escala. Para alcançar uma resolução r em uma faixa, escolha o menor N com 2ᴺ ≥ faixa/r.
Resposta: fs = 9,615 kHz
Taxas de dados: cada canal fornece fs amostras por segundo de N bits, então a taxa bruta é canais × fs × N bit/s. Na memória, uma amostra ocupa bytes inteiros (uma amostra de 12 bits é armazenada em 2 bytes), então a memória para uma gravação é canais × fs × bytes por amostra × tempo. Um ADC multiplexado converte os canais um após o outro: cada conversão (com o tempo de estabilização) leva t, então uma rodada de n canais leva n·t e cada canal é amostrado a 1/(n·t).
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